李永亮 - 中国科学院大学

个人简介

招生专业 080903-微电子学与固体电子学招生方向亚10纳米CMOS器件及集成技术，高迁移率沟道FinFET&GAA器件及集成技术教育背景 2007-09--中国科学院研究生院博士 2004-09--辽宁大学硕士 2000-09--辽宁大学学士工作简历 2018-05~现在, 中国科学院微电子研究所, 正高级工程师 2011-08~现在, 联华电子公司（新加坡）, 主任工程师 2007-09~现在, 中国科学院研究生院, 博士 2004-09~现在, 辽宁大学, 硕士 2000-09~现在, 辽宁大学, 学士专利成果（ 1 ） Method for etching Mo-based metal gate stack with Aluminium nitride barrier, 2012, 第 1 作者, 专利号: US 13/001,493 （ 2 ） TaN材料湿法腐蚀以及TaN材料腐蚀方法, 2009, 第 1 作者, 专利号: CN200810223349.6 （ 3 ）一种选择性去除TaN金属栅电极层的方法, 2009, 第 1 作者, 专利号: CN200910307689.1 （ 4 ）一种插入式TiN金属栅叠层结构的制备和刻蚀方法, 2010, 第 1 作者, 专利号: CN201010157530.9 （ 5 ）以氮化铝为势垒层的Mo基金属栅叠层结构的刻蚀方法, 2010, 第 1 作者, 专利号: CN201010157538.5 （ 6 ）一种HfSiON高K栅介质材料的腐蚀剂及腐蚀方法, 2009, 第 1 作者, 专利号: CN200910304802.0 （ 7 ）一种Mo基/TaN金属栅叠层结构的刻蚀方法, 2010, 第 1 作者, 专利号: CN201010223348.9 （ 8 ）金属栅层/高K栅介质层的叠层结构的刻蚀方法, 2010, 第 1 作者, 专利号: CN201010269029.1 （ 9 ）一种半导体结构及其制备方法, 2018, 第 1 作者, 专利号: 201810864107.9 （ 10 ）一种半导体器件的形成方法, 2018, 第 1 作者, 专利号: 201810997001.6 （ 11 ）纳米线器件的制作方法, 2019, 第 1 作者, 专利号: 201910073955.2 （ 12 ）半导体结构与其制作方法, 2019, 第 1 作者, 专利号: 201910176515.X （ 13 ）半导体结构与其制作方法, 2019, 第 1 作者, 专利号: 201910176511.1 （ 14 ）半导体结构与其制作方法, 2019, 第 1 作者, 专利号: 201910177053.3 （ 15 ）一种半导体器件及其制作方法及包括该器件的电子设备, 2019, 第 1 作者, 专利号: 201910477236.7 （ 16 ）一种与堆叠纳米线或片兼容的输入输出器件及制备方法, 2019, 第 1 作者, 专利号: 201911028106.1 （ 17 ）一种接触孔制备方法, 2019, 第 1 作者, 专利号: 201910992197.4 （ 18 ）一种鳍状结构的制备方法以及半导体器件的制备方法, 2019, 第 1 作者, 专利号: 201911032236.2 （ 19 ）一种堆叠纳米线或片CMOS器件制备方法, 2019, 第 1 作者, 专利号: 201911032769.0 （ 20 ）一种鳍状结构及半导体器件的制备方法, 2019, 第 1 作者, 专利号: 201911032062.X （ 21 ）一种鳍状结构及半导体器件的制备方法, 2019, 第 1 作者, 专利号: 201911086092.9 （ 22 ）一种堆叠纳米线或片环栅器件及其制备方法, 2019, 第 1 作者, 专利号: 201911113939.8 （ 23 ）一种半导体器件及其制备方法, 2019, 第 1 作者, 专利号: 201911112942.8 （ 24 ）一种半导体器件的制备方法, 2019, 第 1 作者, 专利号: 201911112770.4 （ 25 ）一种堆叠纳米线或片环栅CMOS器件的制备方法, 2019, 第 1 作者, 专利号: 201911133040.2 （ 26 ）一种鳍状结构、半导体器件及其制备方法, 2019, 第 1 作者, 专利号: 201911221864.5 （ 27 ）一种半导体器件及其制备方法、集成电路及电子设备, 2020, 第 1 作者, 专利号: 202010010654.8 （ 28 ）半导体器件及其制备方法、集成电路及电子设备, 2020, 第 1 作者, 专利号: 202010010684.9 （ 29 ）半导体器件及其制备方法、集成电路及电子设备, 2020, 第 1 作者, 专利号: 202010244614.X （ 30 ）一种半导体器件及其制作方法、集成电路及电子设备, 2020, 第 1 作者, 专利号: 202010352251.1 （ 31 ） SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME, 2021, 第 1 作者, 专利号: US16/824,761 （ 32 ） STACKED NANOWIRE OR NANOSHEET GATE-ALL-AROUND DEVICE AND METHOD FOR MANUFACTURING THE SAME, 2020, 第 1 作者, 专利号: US16/824,810 （ 33 ） SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, AND ELECTRONIC DEVICE INCLUDING THE DEVICE, 2020, 第 1 作者, 专利号: US16/845,351 （ 34 ）一种半导体器件及其制作方法、电子设备, 2020, 第 1 作者, 专利号: 202010398871.9 （ 35 ）一种鳍式场效应晶体管及其制作方法、电子设备, 2020, 第 1 作者, 专利号: 202010399407.1 （ 36 ）一种环栅半导体器件及制作方法、电子设备, 2020, 第 1 作者, 专利号: 202010399411.8 （ 37 ）一种鳍状半导体器件及其制作方法、电子设备, 2020, 第 1 作者, 专利号: 202010398868.7 （ 38 ）一种半导体器件及其制作方法, 2020, 第 1 作者, 专利号: 202010402582.1 （ 39 ）一种半导体器件的制造方法, 2020, 第 1 作者, 专利号: 202010627473.X （ 40 ）一种半导体器件及其制造方法、电子设备, 2020, 第 1 作者, 专利号: 202010628369.2 （ 41 ） SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF, 2020, 第 1 作者, 专利号: US16/924,057 （ 42 ）一种半导体器件的制造方法, 2020, 第 1 作者, 专利号: 202010723543.1 （ 43 ）一种半导体器件的制作方法、半导体器件以及电子设备, 2020, 第 1 作者, 专利号: 202010725278.0 （ 44 ）一种半导体器件及其制造方法、电子设备, 2020, 第 1 作者, 专利号: 202010833768.2 （ 45 ）一种半导体器件及其制造方法、电子设备, 2020, 第 1 作者, 专利号: 202010898894.6 （ 46 ）一种半导体器件及其制作方法、集成电路以及电子设备, 2020, 第 1 作者, 专利号: 202010943337.1 （ 47 ）一种半导体器件及其制造方法, 2021, 第 1 作者, 专利号: 202110174705.5 （ 48 ）一种半导体器件及其制造方法, 2021, 第 1 作者, 专利号: 202110174750.0 （ 49 ）一种半导体器件的制造方法, 2021, 第 1 作者, 专利号: 202110372580.7 （ 50 ）一种半导体器件及其制造方法, 2021, 第 1 作者, 专利号: 202110269373.9 （ 51 ）一种半导体器件的制造方法, 2021, 第 1 作者, 专利号: 202110272188.5 （ 52 ）一种半导体器件的制造方法, 2021, 第 1 作者, 专利号: 202110350865.0 （ 53 ）一种半导体器件的制造方法, 2021, 第 1 作者, 专利号: 202110482059.9 （ 54 ）一种半导体器件的制造方法, 2021, 第 1 作者, 专利号: 202110485123.9 科研项目（ 1 ） 5纳米先导技术研究, 参与, 国家级, 2017-01--2020-12 （ 2 ） 3-1纳米集成电路新器件与先导工艺, 参与, 部委级, 2019-10--2020-09 （ 3 ） SiGe高迁移率沟道FinFET集成技术研究, 主持, 市地级, 2019-03--2021-02 （ 4 ） 2018年度中科院率先行动计划“B”类, 主持, 部委级, 2019-01--2022-01 （ 5 ）鍺硅高迁移率沟道FinFET器件关键集成技术研究, 主持, 省级, 2020-01--2022-12 （ 6 ）水平堆叠环栅器件研制与新型沟道原型器件研究, 主持, 省级, 2019-07--2021-06 （ 7 ）适用于三维FinFET器件的高浓度鍺硅高迁移率沟道制备和钝化技术及机理研究, 主持, 国家级, 2021-01--2024-12

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（1） Fabrication and selective wet etching of Si0.2Ge0.8/Ge multilayer for Si0.2Ge0.8 channel gate-all-around MOSFETs, Materials Science in Semiconductor Processing, 2021, 通讯作者（2） Investigate on the Mechanism of HfO2/Si0.7Ge0.3 Interface Passivation Based on Low-Temperature Ozone Oxidation and Si-Cap Methods, Nanomaterials, 2021, 通讯作者（3） Investigation on thermal stability of Si0.7Ge0.3/Si stacked multilayer for gate-all-around MOSFETS, Semiconductor Science and Technology, 2020, 通讯作者（4） Selective wet etching in fabricating SiGe nanowires with TMAH solution for gate-all-around MOSFETs, Journal of Materials Science: Materials in Electronics, 2020, 通讯作者（5）ｉＧｅ材料界面钝化研究新进展, 微纳电子技术, 2020, 通讯作者（6） Key Process Technologies for Stacked Double Si0.7Ge0.3 Channel Nanowires Fabrication, ECS Journal of Solid State Science and Technology, 2020, 第 1 作者（7） Investigation on the formation technique of SiGe Fin for the high mobility channel FinFET device, Journal of Materials Science: Materials in Electronics, 2020, 通讯作者（8） Fabrication technique of the Si0.5Ge0.5 Fin for the high mobility channel FinFET device, Semicond. Sci. Technol., 2020, 通讯作者（9） Novel Dry Selective Isotropic Atomic Layer Etching of SiGe for Manufacturing Vertical Nanowire Array with Diameter Less than 20 nm, Journal of Materials, 2020, 第 2 作者（10） Study of Silicon Nitride Inner Spacer Formation in Process of Gate-all-around Nano-Transistors, Nanomaterials, 2020, 第 2 作者（11） A high crystal quality of SiGe Fin fabrication with a Si-rich composition area using the replacement Fin processing, Chin. Phys. B, 2020, 通讯作者（12） High crystal quality strained Si0.5Ge0.5 layer with a thickness of up to 50 nm grown on the three-layer SiGe strain relaxed buffer, Materials Science in Semiconductor Processing, 2019, 通讯作者（13） Process optimization of the Si0.7Ge0.3 Fin Formation for the STI first scheme, Semicond. Sci. Technol., 2019, 通讯作者（14） A novel three-layer graded SiGe strain relaxed buffer for the high crystal quality and strained Si0.5Ge0.5 layer epitaxial grown, Journal of Materials Science: Materials in Electronics, 2019, 通讯作者（15） Dry Etching of Metal Inserted Poly-Si Stack for Dual High-k and Dual Metal Gate Integration, ECS Journal of Solid State Science and Technology, 2018, 第 1 作者（16） Key technologies for dual high-k and dual metal gate integration, Chin. Phys. B, 2018, 第 1 作者（17） Fabrication Technique for pMOSFET poly-Si/TaN/TiN/HfSiAlON Gate Stack, ECS Journal of Solid State Science and Technology, 2018, 第 1 作者