个人简介
2007年获合肥工业大学博士学位，2011年瑞典皇家工学院（KTH）访问学者。2012年以来，先后赴芬兰、德国、意大利、韩国、阿联酋等地参加国际会议（DATE、ICCD等），并作学术报告。担任IEEE T Comput、IEEE T VLSI Syst、IEEE T Circuits-II、ACM J Emerg Tech Com、Microprocess Microsy、《电子学报》、《电子与信息学报》等国内外期刊审稿人。
科研方面，2003年以来，开展集成电路片上网络（Network on Chip, NoC）、多/众核领域研究工作，早期侧重系统建模、原型实现等方面，近期与机器学习、云计算安全等相结合，开展应用基础研究。研发多核/众核处理器FPGA原型芯片十余款，多媒体原型系统1套，AI加速器4款。入职以来，发表SCI/EI检索论文71篇，获授权发明专利21项。
教学方面，指导本科学生开展创新实践项目，多项目结题成绩优秀。指导学生参加全国科技竞赛获奖23项，其中国家级15项，省部级8项，多位同学升入清华大学、中国科技大学等校继续深造。指导的硕士研究生入职华为、中兴、联发科等企业，多人次获“华为最佳新员工”奖。
开设课程
1. 《SoC设计导论》（本科课程，侧重单核SoC基础设计方法）
2. 《学科前沿》（研究生课程）
3. 《SoC设计与实现》（研究生课程，侧重多核/众核SoC体系结构）
科研项目
1. 2019 – 2021 国家重点研发计划“深度神经网络算法映射和调度技术”，67万，参加
2. 2019 – 2020 奇瑞汽车股份有限公司合作的深度学习芯片设计关键技术研发项目，22万，主持
3. 2020 - 2022 安徽省高校协同创新项目“面向智能信息处理的热稳定集成电路关键技术研究”，55万，参加
4. 2015 – 2017 总装预研基金重点项目“XXXX众核XXX”，100万，主持
5. 2014 – 2016 总装预研基金课题面上项目“低功耗XXXX”，主持
6. 2013 - 2015 省国防科工委课题“无线实时视频SoC研发及产业化”，主持
7. 2012 – 2015 国家自然科学青年基金“面向成品率的三维片上网络TSV容错技术研究”，主持
8. 2009 – 2010 安徽省自然科学基金“可重构多核处理器架构研究”，主持
9. 2008 – 2010教育部博士点青年基金“3D NoC热优化设计技术研究”，主持
获奖荣誉
1. 安徽省教学成果奖一等奖，项目名称：“知行融创、数质并举——集成电路人才培养模式创新与实践”，2019.12，第2完成人
2. 第一届全国大学生集成电路创新创业大赛，项目名称：“FPGA设计”，全国一等奖，2017.6，第1指导教师
3. 第三届FPGA创新设计大赛，项目名称：“面向未知领域的三维场景重建”，全国二等奖，2019.10，第1指导教师
4. 第三届FPGA创新设计大赛，项目名称：“基于机器视觉和人工智能的智能驾驶系统”，全国二等奖，2019.10，第1指导教师
5. 第三届FPGA创新设计大赛，项目名称：“去雾硬件加速器”，全国二等奖，2019.10，第1指导教师
6. 第三届全国IC设计创新创业大赛，项目名称：“基于PGL22的算法应用设计”，全国三等奖，2019.8，第1指导教师
7. 第三届全国IC设计创新创业大赛，项目名称：“ARM片上系统设计”，全国三等奖，2019.8，第1指导教师
8. 第二届全国大学生集成电路创新创业大赛，项目名称：“长江存储设计及应用创业杯”，全国三等奖，2018.8，第1指导教师
9. 第二届全国大学生集成电路创新创业大赛，项目名称：“深度学习中的激活函数SoftMax的设计优化及实现”，全国三等奖，2018.8，第1指导教师
10. 第一届全国大学生集成电路创新创业大赛，项目名称：“片上系统（SoC）设计”，全国三等奖，2017.6，第1指导教师
研究领域
1. 基于多核/众核SoC、片上网络NoC的集成电路设计
2. 深度学习硬件加速器芯片设计
3. 面向云计算的下一代安全芯片设计
近期论文
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1. Du, G., Cao, Y., Li, Z. et al. A low-latency DMM-1 encoder for 3D-HEVC. J Real-Time Image Proc 17, 691–702 (2020). https://doi.org/10.1007/s11554-019-00875-w（IF=2.58）
2. Du, G.; Liu, G.; Li, Z.; Cao, Y.; Zhang, D.; Ouyang, Y.; Gao, M.; Lu, Z.: SSS: Self-aware System-on-chip Using a Static-dynamic Hybrid Method. ACM J Emerg Tech Com 15(3): 28:1-28:26 (2019) （IF=2.055）
3. Du, G.; Tian, C.; Li, Z.; Zhang, D.; Zhang, C.; Wang, X.; Yin, Y. Delay Bound Optimization in NoC Using a Discrete Firefly Algorithm. Electronics 2019, 8, 1507 （IF=1.764）
4. Du, G.; Tian, C.; Li, Z.; Zhang, D.; Yin, Y.; Ouyang, Y.: Efficient Softmax Hardware Architecture for Deep Neural Networks. ACM Great Lakes Symposium on VLSI 2019: 75-80 (CCF-C)
5. Du, G.; Yang, Z.; Li, Z.; Zhang, D.; Yin, Y.; Lu, Z.: NR-MPA: Non-Recovery Compression Based Multi-Path Packet-Connected-Circuit Architecture of Convolution Neural Networks Accelerator. ICCD 2019: 173-176 (CCF-B)
6. Du, G.; Liu, G.; Zhang, Y.; Zhang, D.; Li, Z.; Ouyang, Y.: On the accuracy of stochastic delay bound for network on chip, NoCS 2017 (CCF-C)
7. Du, G.; Ou, Y.; Li, X.; Song, P.; Lu, Z.; Gao, M.: OLITS: An Ohm's Law-like traffic splitting model based on congestion prediction. DATE 2016: 1000-1005 (CCF-B)
8. Saggio, A.; Du, G.; Zhao, X.; Lu, Z.: Validating delay bounds in networks on chip: Tightness and pitfalls. ISVLSI 2015, p 404-409
9. Du, G.; Li, M.; Lu, Z.; Gao, M.; Wang, C.: An analytical model for worst-case reorder buffer size of multi-path minimal routing NoCs. NoCS 2014, p 49-56 (CCF-C)
10. Du, G.; Zhang, C.; Lu, Z.; Saggio, A.; Gao, M.: Worst-case performance analysis of 2-D mesh NoCs using multi-path minimal routing. CODES+ISSS 2012, p 123-132 (CCF-B)
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