摘要 对于领先的 CMOS 和 DRAM 技术，等离子掺杂 (PLAD) 与传统的束线注入相比具有几个独特的优势。对于超低能量源漏扩展 (SDE)、源漏接触和高剂量多晶硅掺杂注入，与束线注入机相比，PLAD 的吞吐量提高了 2-5 倍。在这项工作中，我们展示了先进 65 nm CMOS 器件通过等离子体掺杂实现的工艺性能和工艺集成优势。具体而言，使用 BF 3 等离子体掺杂形成的 p + /n 超浅结具有优于束线注入的 X j / R s 特性，并且在使用带斜升的标准尖峰退火时，20 nm X j 的 R s 降低了 30% 75°C / s的速率。这些结果表明，PLAD 可以将标准尖峰退火的适用性扩展到超过 65 nm 的至少一个技术节点。已运行 CMOS 分批以研究等离子体掺杂特有的工艺集成优势并确定 CMOS 器件特性。在使用偏移间隔物制造的 65 nm 晶体管上测量的器件数据表明，具有通过等离子体掺杂形成的 SDE 的器件具有出色的 V t 滚降特性，这可能是由于 PLAD SDE 结的横向栅极重叠得到改善。此外，使用 PLAD SDE 注入的 65 nm 器件可以消除偏移间隔，同时仍实现 V t 滚降和 I on - I off 性能，至少与具有偏移间隔和通过束线注入形成的 SDE 的控制器件相当。因此，PLAD 的另一个优势是由于消除了偏移间隔而简化了 65 nm CMOS 制造工艺流程。最后，我们展示了从束线注入到 PLAD 的工艺转移，用于多种应用，



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