在不同类型的动态随机存取存储器 (DRAM) 中，增益单元嵌入式 DRAM (GC-eDRAM) 是传统静态随机存取存储器 (SRAM) 的紧凑、低功耗且 CMOS 兼容的替代品。 GC-eDRAM 实现了高存储密度，因为它依赖于只需两个晶体管即可实现的存储单元，并且无需额外的工艺步骤即可制造。然而，由于 GC-eDRAM 的性能依赖于许多相互依赖的变量，因此优化这些存储器的性能以集成到其托管系统中，以及未来 GC-eDRAM 的设计研究被证明是非常复杂的任务。在这种背景下，存储器建模工具是在短时间内探索这一巨大设计空间的关键推动者。在本文中，我们介绍了 GC-eDRAM 建模工具 (GEMTOO)，这是第一个估算 GC-eDRAM 时序、内存可用性、带宽和面积的建模工具。该工具考虑了与技术、电路和内存架构相关的参数，并且能够评估架构转换以及高级晶体管级效应，例如由于存储数据的恶化而导致的访问延迟的增加。对于不同的存储器尺寸和架构，在 28 nm FD-SOI 技术中，时序估计与布局后模拟的最大偏差为 15%。此外，当考虑位单元的 6-sigma 随机工艺变化时，在 28 nm CMOS 批量工艺中制造的 GC-eDRAM 的测量随机周期频率估计有 9% 的偏差。所提出的 GEMTOO 建模工具用于显示 GC-eDRAM 设计优化的复杂性，并根据结果得出最佳设计实践。



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