王中风 - 南京大学 - 电子科学与工程学院

个人简介

王中风博士早年凭自学考入北京清华大学，本科获准提前毕业，并相继在自动化系获得学士和硕士学位。2000年他从美国明尼苏达大学电子与计算机工程系毕业，获得博士学位。王博士先后任职于美国国家半导体公司（National Semiconductor Corp.），俄勒冈州立大学(Oregon State Univ.) 电子与计算机工程学院，以及美国博通公司（Broadcom Corp.），曾任技术副总监。他同时担任过美国科罗拉多大学和中国科学技术大学的客座教授。2016年他加入南京大学电子科学与工程学院任特聘教授, 博士生导师。王博士是超大规模集成电路 (VLSI) 设计领域里的国际知名专家，在国际会议和期刊上发表过130余篇学术论文(H-index=28)，拥有数十项美国专利和发明，并编著专辑“VLSI”一部。他是IEEE VLSI Systems会刊2007年度最佳论文奖和1999年IEEE信号处理系统国际研讨会最佳论文奖获得者。在现有统计记录中，他是全球第一位在IEEE VLSI Systems会刊上有五篇论文位列年度下载次数前20名的作者。王博士是FEC(前向纠错码)在集成电路设计领域里的国际著名专家和学者,他在该方面的研究和实践涵括turbo码,LDPC码,RS和BCH码 (包括软判决和硬判决), MLC(多层编码),卷积码,网格编码, 乘机码,和级联编码等。他发明的伞形编码,分布式MLC,以及超级乘机BCH码(SP-BCH)在业界受到高度关注和好评;特别是他对SP-BCH解码器的优化设计从根本上解决了超高速（例如，100Gbps+）传统乘积码解码器硬件设计的技术瓶颈。王中风博士多次担任国际一流学术刊物编委职务，他于2003年至2004年担任IEEE Trans. on Circuits and Systems (CAS)-I会刊的副主编，于2008年至2013年担任IEEE Trans. on CAS -II会刊的副主编，于2009年至2014年担任IEEE Trans. on VLSI Systems会刊的副主编。与此同时，他长期在IEEE等国际会议中担任技术委员会委员(或主席)，工业联系主席, 分会主席及评审委员等；并应邀在众多国际知名大学(例如,加州理工,多伦多大学,瑞士联邦理工等)，研究机构 (美国NASA 喷气动力实验室)，及半导体公司(Intel, Hitachi, Broadcom等)作学术报告数十次。他曾担任过IEEE电路与系统学会（CASS）年度最佳论文奖和CASS年会（ISCAS）最佳学生论文奖的评委。在俄勒冈州立大学执教期间（2003-2007），王中风博士作为项目负责人或联合负责人承担过多项美国自然科学基金（NSF）和美国太空总署（NASA）的科研项目。他指导的研究生连续三年进入大型国际会议(ICASSP07, APPCAS08, Assiloma09)的最佳学生论文奖最终候选名单。在博通公司工作期间（2007-2016），他参与了近十款高速网络(从10Gbps到200Gbps)互联芯片(从65nm到20nm)的设计，创造或共同创造了许多世界领先的技术和产品。同时他参与了多项工业国际标准，包括IEEE 802.3bj，802.3bm，802.3bp，802.3bs，以及ITU-T 100G 和B100G等标准的制订工作，他提出的FEC方案因高效实用已经（或正在）被25Gbps及以上速率的十余种高速网络通信标准所采纳。目前，王中风博士是IEEE电路与系统协会下属的两个技术委员会：(1)超大规模集成电路系统与应用（VTA-TC）(2)通信电路与系统（CASCOM）的专家组成员，他同时也是IEEE信号处理协会的信号处理系统设计与实现（DISPS）的专家组成员。他目前的研究领域是低功耗超高速大规模集成电路设计，特别是针对数字信号处理，数字通信系统以及深度机器学习方面的应用研究。

研究领域

现代纠错码设计与实现；高速有线和无线通信系统；生物医学信号处理系统；深度学习算法及硬件加速；低功耗设计方法学；容错集成电路设计；硬件安全与集成电路设计

近期论文

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Z. Wang and J. Ma “Fast Interpolation Architecture for Soft-Decision Decoding of Reed-Solomon Codes”, in IEEE Trans. on VLSI Systems, vol. 14, no. 9, pp. 937-950, Sep. 2006 (IEEE VLSI Transactions Best Paper Award in 2007) . Z. Wang and Z. Cui, “Low Complexity, High Speed Decoder Design for Quasi-Cyclic Low Density Parity Check Codes”, in IEEE Trans. on VLSI Systems, vol. 15, no. 1, Jan. 2007 (Top 4 most downloaded papers in IEEE Trans. on VLSI Systems in 2007). Z. Wang and Z. Cui, “Area-Efficient Parallel Decoder Architectures for QC-LDPC Codes”, in IEEE Trans. on VLSI Systems in Apr. 2007. Z. Wang, “High-Speed Recursion Architecture for Turbo/MAP Decoders”, in IEEE Trans. on VLSI Systems in Apr. 2007. Z. Wang and Q. Li, “Very Low Complexity Hardware Interleaver for Turbo Decoding,” in IEEE Trans. on Circuits and Systems: II, Sep. 2007. J. Ma, A. Vardy, and Z. Wang, “Low-latency Factorization Architecture for Algebraic Soft-Decision Decoding of Reed-Solomon Codes,” in IEEE Trans. on VLSI Systems, Nov. 2007. Z. Cui and Z. Wang “High Speed Layered LDPC Decoder Architecture for QC-LDPC Codes,” in IEEE Trans. on VLSI Systems in Apr. 2009 (Top 8 most downloaded papers in IEEE Trans. on VLSI in 2009) J. Sha, Z. Wang, M. Gao, and L. Li, “Multi-Gb LDPC Code Design and Implementation,” in IEEE Trans. on VLAI Systems in Feb. 2009 (Top 5 most downloaded papers in IEEE Trans. on VLSI in 2009) P. Zhao, J. McNeely, W. Kuang, and Z. Wang, “Design of Sequential elements for Low Power Clocking Systems,” in IEEE Trans. on VLSI, in May 2011 (Top 18 most downloaded papers in IEEE Trans. on VLSI in 2011). J. He, H. Liu, Z. Wang, and X. Huang,, “High-Speed Low-Power Viterbi Decoder Design for TCM Decoders,” in IEEE Trans. on VLSI Systems, in Apr. 2011 (Top 15 most downloaded papers in IEEE Trans. on VLSI in 2012).